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SystemVerilog

SystemVerilog视频教程

类别:电气新濠天地官网        时间:2015-09-23 18:13
教程简介:
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SystemVerilog简称为SV新濠天地娱乐场,是一种相当新的新濠天地娱乐场,它建立在Verilog新濠天地娱乐场的基础上,是 IEEE 1364 Verilog-2001 标准的扩展增强,兼容Verilog 2001,并新近成为下一代硬件设计和验证的新濠天地娱乐场。
 
SystemVerilog结合了来自 Verilog、VHDL、C++的概念,还有验证平台新濠天地娱乐场和断言新濠天地娱乐场,也就是说,它将硬件描述新濠天地娱乐场(HDL)与现代的高层级验证新濠天地娱乐场(HVL)结合了起来。使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。
 
这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。它主要定位在芯片的实现和验证流程上。
SystemVerilog(SV)拥有芯片设计及验证工程师所需的全部结构,它集成了面向对象编程、动态线程和线程间通信等特性,作为一种工业标准新濠天地娱乐场,SV全面综合了RTL设计、测试平台、断言和覆盖率,为系统级的设计及验证提供强大的支持作用。
 
Systemverilog除了作为一种高层次,能进行抽象建模的新濠天地娱乐场被应用外,它的另一个显著特点是能够和芯片验证方法学结合在一起,即作为实现方法学的一种新濠天地娱乐场工具。使用验证方法学可以大大增强模块复用性、提高芯片开发效率,缩短开发周期。芯片验证方法学中比较著名的有:VMM、OVM、AVM和UVM等。

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